MATSUNO NORIAKI (JP)
| JPH10163809A | 1998-06-19 | |||
| JP2006115307A | 2006-04-27 | |||
| JP2005223638A | 2005-08-18 | |||
| JP2002305418A | 2002-10-18 |
| 第1の入力端子、該第1の入力端子に入力される信号を非反転増幅して出力する第1のノード、および前記第1の入力端子に入力される信号を反転増幅して出力する第2のノードを含む第1の増幅回路と、 第2の入力端子、該第2の入力端子に入力される信号を非反転増幅して出力する第3のノード、および前記第2の入力端子に入力される信号を反転増幅して出力する第4のノードを含む第2の増幅回路と、 前記第1のノードの出力信号および前記第4のノードの出力信号を加算して第1の出力端子から出力する第1の加算回路と、 前記第2のノードの出力信号および前記第3のノードの出力信号を加算する第2の加算回路とを有し、 前記第1および第2の増幅回路のそれぞれは、 ゲート電極が前記第1または第2の入力端子に接続された電界効果トランジスタと、 受動素子からなる2端子回路で、2端子のうち一方の端子が前記電界効果トランジスタのソース側および前記第1または第3のノードに接続され、他方の端子が第1の基準電位に接続された第1の2端子回路と、 受動素子からなる2端子回路で、2端子のうち一方の端子が前記電界効果トランジスタのドレイン側および前記第2または第4のノードに接続され、他方の端子が第2の基準電位に接続された第2の2端子回路と、を有することを特徴とする高周波回路。 |
| 第1の入力端子、該第1の入力端子に入力される信号を非反転増幅して出力する第1のノード、および前記第1の入力端子に入力される信号を反転増幅して出力する第2のノードを含む第1の増幅回路と、 第2の入力端子、該第2の入力端子に入力される信号を非反転増幅して出力する第3のノード、および前記第2の入力端子に入力される信号を反転増幅して出力する第4のノードを含む第2の増幅回路と、 前記第1のノードの出力信号および前記第4のノードの出力信号を加算して第1の出力端子から出力する第1の加算回路と、 前記第2のノードの出力信号および前記第3のノードの出力信号を加算する第2の加算回路とを有し、 前記第1および第2の増幅回路のそれぞれは、 ベース電極が前記第1または第2の入力端子に接続されたバイポーラトランジスタと、 受動素子からなる2端子回路で、2端子のうち一方の端子が前記バイポーラトランジスタのエミッタ側および前記第1または第3のノードに接続され、他方の端子が第1の基準電位に接続された第1の2端子回路と、 受動素子からなる2端子回路で、2端子のうち一方の端子が前記バイポーラトランジスタのコレクタ側および前記第2または第4のノードに接続され、他方の端子が第2の基準電位に接続された第2の2端子回路と、を有することを特徴とする高周波回路。 |
| 請求の範囲1または2に記載の高周波回路において、 前記第1および第2の入力端子に入力される信号の周波数帯域に関して、前記第1の2端子回路のインピーダンスと前記第2の2端子回路のインピーダンスとの差の絶対値が、これら2つのインピーダンスのうち低い方のインピーダンスの絶対値に対して20%以内であることを特徴とする高周波回路。 |
| 請求の範囲1に記載の高周波回路において、 前記電界効果トランジスタが2つ設けられ、 2つの前記電界効果トランジスタがカスコード接続されている高周波回路。 |
| 請求の範囲2に記載の高周波回路において、 前記バイポーラトランジスタが2つ設けられ、 2つの前記バイポーラトランジスタがカスコード接続されている高周波回路。 |
| 請求の範囲1または2に記載の高周波回路であって、 前記第1および第2の2端子回路が同一の素子構成であることを特徴とする高周波回路。 |
| 請求の範囲1または2に記載の高周波回路であって、 前記第1および第2の2端子回路のそれぞれが抵抗素子からなることを特徴とする高周波回路。 |
| 請求の範囲1または2に記載の高周波回路であって、 前記第1および第2の2端子回路のそれぞれがインダクタ素子からなることを特徴とする高周波回路。 |
| 請求の範囲1または2に記載の高周波回路であって、 前記第1および第2の2端子回路のそれぞれが、インダクタ素子および抵抗素子が直列接続された回路からなることを特徴とする高周波回路。 |
| 請求の範囲1または2に記載の高周波回路であって、 前記第1または第2の2端子回路は、 インダクタ素子、抵抗素子および容量素子からなり、該抵抗素子と該容量素子が並列接続され、かつ、この並列接続されたた回路に前記インダクタ素子が直列接続されていることを特徴とする高周波回路。 |
| 請求の範囲1に記載の高周波回路であって、 前記第1および第3のノードのそれぞれと前記電界効果トランジスタのソース電極との間に、抵抗素子が接続されていることを特徴とする高周波回路。 |
| 請求の範囲2に記載の高周波回路であって、 前記第1および第3のノードのそれぞれと前記バイポーラトランジスタのエミッタ電極との間に、抵抗素子が接続されていることを特徴とする高周波回路。 |
| 請求の範囲1に記載の高周波回路であって、 前記第2および第4のノードのそれぞれと前記電界効果トランジスタのドレイン電極との間に、抵抗素子が接続されていることを特徴とする高周波回路。 |
| 請求の範囲2に記載の高周波回路であって、 前記第2および第4のノードのそれぞれと前記バイポーラトランジスタのコレクタ電極との間に、抵抗素子が接続されていることを特徴とする高周波回路。 |
| 請求の範囲1に記載の高周波回路であって、 前記第1および第3のノードのそれぞれと前記電界効果トランジスタのソース電極との間に、抵抗素子および容量素子が並列接続された回路が接続されていることを特徴とする高周波回路。 |
| 請求の範囲2に記載の高周波回路であって、 前記第1および第3のノードのそれぞれと前記バイポーラトランジスタのエミッタ電極との間に、抵抗素子および容量素子が並列接続された回路が接続されていることを特徴とする高周波回路。 |
| 請求の範囲1に記載の高周波回路であって、 前記第2および第4のノードのそれぞれと前記電界効果トランジスタのドレイン電極との間に、抵抗素子および容量素子が並列接続された回路が接続されていることを特徴とする高周波回路。 |
| 請求の範囲2に記載の高周波回路であって、 前記第2および第4のノードのそれぞれと前記バイポーラトランジスタのコレクタ電極との間に、抵抗素子および容量素子が並列接続された回路が接続されていることを特徴とする高周波回路。 |
| 請求の範囲1に記載の高周波回路であって、 前記第1および第2の入力端子に入力される信号の周波数をfとし、前記電界効果トランジスタの遮断周波数をfTとすると、該周波数fにおける、前記第1の2端子回路と前記第2の2端子回路のインピーダンスの絶対値の比が、1:0.9×(1+f/fT)から1:1.1×(1+f/fT)の間の値であることを特徴とする高周波回路。 |
| 請求の範囲2に記載の高周波回路であって、 前記第1および第2の入力端子に入力される信号の周波数をfとし、前記バイポーラトランジスタの遮断周波数をfTとすると、該周波数fにおける、前記第1の2端子回路と前記第2の2端子回路のインピーダンスの絶対値の比が、1:0.9×(1+f/fT)から1:1.1×(1+f/fT)の間の値であることを特徴とする高周波回路。 |
| 請求の範囲1または2に記載の高周波回路であって、 前記第2の加算回路が前記第1の加算回路と同一の回路構成であることを特徴とする高周波回路。 |
| 請求の範囲1または2に記載の高周波回路であって、 前記第1および第2の加算回路のそれぞれは、受動素子からなる第3の2端子回路と、受動素子からなる第4の2端子回路とを含み、 前記第1の加算回路は、前記第3の2端子回路の2つの端子のうち一方の端子に前記第1のノードが接続され、前記第4の2端子回路の2つの端子のうち一方の端子に前記第4のノードが接続され、前記第3の2端子回路の他方の端子と前記第4の2端子回路の他方の端子が接続され、この接続により前記第1および第4のノードの信号を加算し、 前記第2の加算回路は、前記第3の2端子回路の2つの端子のうち一方の端子に前記第2のノードが接続され、前記第4の2端子回路の2つの端子のうち一方の端子に前記第3のノードが接続され、前記第3の2端子回路の他方の端子と前記第4の2端子回路の他方の端子が接続され、この接続により前記第2および第3のノードの信号を加算する、ことを特徴とする高周波回路。 |
| 請求の範囲22に記載の高周波回路であって、 前記第3および第4の2端子回路のそれぞれが容量素子からなることを特徴とする高周波回路。 |
| 請求の範囲22に記載の高周波回路であって、 前記第3および第4の2端子回路のそれぞれが抵抗素子からなることを特徴とする高周波回路。 |
| 請求の範囲22に記載の高周波回路であって、 前記第1の加算回路に、前記第1および第4のノードの信号を加算した信号が入力される単相入力-単相出力増幅回路が設けられていることを特徴とする高周波回路。 |
| 請求の範囲25に記載の高周波回路であって、 前記第2の加算回路が、受動素子からなる第5の2端子回路を含み、 前記第5の2端子回路の2つの端子のうち一方の端子が交流的に接地され、該2つの端子のうち他方の端子が、前記第3および第4の2端子回路が接続されたノードに接続されていることを特徴とする高周波回路。 |
| 請求の範囲1または2に記載の高周波回路であって、 前記第2の加算回路に、加算結果を出力するための第2の出力端子が設けられ、 前記第1および第2の加算回路が同一の回路構成を有することを特徴とする高周波回路。 |
本発明は、高周波信号、特にGHz帯高周波 号を扱う、差動-単相変換回路および差動増 幅器を含む高周波回路に関するものである。
RFトランシーバチップでは、耐雑音性や 干渉性、及びミキサにおけるポート間のア ソレーションなどに優れることから、差動 成の回路がよく用いられる。一方でRFトラン シーバチップからのRF出力信号は、外付け部 の簡略化や、ピン数削減の目的から、単相 あることが多い。従って、RFトランシーバ ップには、RF周波数領域で動作する差動-単 変換回路が必要である。
以下に、差動入力-単相変換回路、および 差動入力-差動出力変換回路等の構成例を説 する。
図1は関連する差動入力-単相変換回路の 例を示す回路図である。
入力端子501、502に差動入力信号が入力さ 、出力端子503から信号が出力される。この 路は、2つのFET(電界効果トランジスタ)504、5 05のソースとグランドとの間に設けられた電 源506が、理想的な電流源であれば、高い同 成分除去性能を発揮する。
しかしながら、現実には、電流源の代替 して用いられるFETに、寄生容量や出力コン クタンス等が存在する。このため等価回路 しては、図2に示すように、容量素子507およ び抵抗素子508が電流源506に並列に接続された 構成になる。この場合、特に、RF周波数帯に いては、同相成分除去性能が無視できない ど劣化する。
別の関連技術として、典型的なオペアン の回路構成を図3に示す。なお、ここでは位 相補償に関わる部分は省略している。プラス 側入力端子501とマイナス側入力端子502に差動 入力信号が入力され、増幅された信号が出力 端子503から出力される。オペアンプは差動入 力、単相出力であり、差動-単相変換回路の 種である。同相成分の除去は、図3に示した 路のうちの初段で行われている。
図4は関連する差動入力-差動出力アンプ 一構成例を示すブロック図である。入力端 501、502から差動入力信号がアンプ510に入力 れ、増幅された信号が出力端子503から出力 れる。図4に示すように、差動入力-差動出力 アンプの出力中点電位を抵抗分割により得て いる。その出力中点とアンプ510との間に帰還 回路511が接続されている。この中点電位は出 力の同相成分そのものであるので、これを差 動入力-差動出力アンプに負帰還することに り、同相成分の出力が抑圧される。
同様の技術が記載されている文献として 特許第3811152号公報(以下では、特許文献1と する)を挙げる。図5に、その構成図を示す
この構成では、2つの出力端子を持つ増幅 回路A3、A4の、それぞれの片方の出力端子同 を接続することで、A3、A4の出力の平均値を ている。そしてこの平均値を別の増幅器A5 A6を介してA3、A4の入力に負帰還することに り、同相成分抑圧比の改善を図っている。
同様の技術が記載されている文献として 特開平06-053747号公報(以下では、特許文献2 称する)を挙げる。図6に、その構成図を示す 。この構成は、2つの差動対を有する。図6の 側の差動対は、図1に示したのと同じ差動対 である。これに図6の左側の差動対を接続す ことにより、同相除去比を改善している。 作原理は以下の通りである。
図6の右側の差動対の出力に同相成分が現 れると、左側の差動対の差動入力トランジス タのエミッタ同士を抵抗を介して接続したノ ードに、電位の変化が生じる。これが左側の 差動対の電流源トランジスタのベース電位の 変化を引き起こし、これが右側の差動対の電 流源トランジスタのベースに伝達される。以 上の一連の信号経路が、同相成分に対する負 帰還として作用し、右側の差動対の出力に含 まれる同相成分が抑圧される。
別の関連技術が記載されている文献とし 、特開2001-136051号公報(以下では、特許文献3 と称する)を挙げる。図7はその基本構成を示 図面である。
差動信号は、まず差動対に入力される。 動対の差動出力のうちの片側は増幅率Aの増 幅器に入力され、もう片側は増幅率-Aの増幅 に入力される。そしてこれら2つの増幅器の 信号が、容量結合を介して加算されて、最終 出力となる。この構成の動作原理は次の通り である。
差動の入力端子に入力される信号に、差 信号成分と、同相信号成分の両方が含まれ 場合を仮定すると、増幅率Aの増幅器から出 力される差動信号成分と、増幅率-Aの増幅器 ら出力される差動信号成分は同位相であり 強め合う。しかしながら、増幅率Aの増幅器 から出力される同相信号成分と、増幅率-Aの 幅器から出力される同相信号成分は逆位相 、かつ振幅が等しいため、打ち消しあう。
このようにして同相信号成分の抑圧が実 される。以上を式で記述すると次のように る。まず、増幅率Aの増幅器への入力信号を v1、増幅率-Aの増幅器への入力信号電圧をv2と おく。同相成分は(v1+v2)、差動成分は(v1-v2)で る。出力信号は、A・v1-A・v2=A(v1-v2)である。 即ち同相成分は完全に除去される。
別の関連技術が記載されている文献とし 、特開2006-148775号公報(以下では、特許文献4 と称する)を挙げる。図10にその構成図を示す 。
Q1、Q2に入力された差動信号は、それぞれ 2つの経路を通じて出力端子へと伝達される Voutpに繋がる経路に着目すると、1つは、Vinp らQ1を経由し、更にQ3とQ7で構成されるカレ トミラーを経由する経路である。もう1つは 、VinmからQ2を経由し、その後Q4とQ6で構成さ るカレントミラーと、Q10とQ11で構成される レントミラーを経由する経路である。前者 経路は、Q1の出力を反転増幅してVoutpに伝達 る経路である。後者はQ2の出力を非反転でVo utpに伝達する経路である。
従ってこの構成は、特許文献3と類似の構 成であるといえる。即ちQ1の出力を反転増幅 たものと、Q2の出力非反転増幅したものを 算することにより、同相成分の抑圧を図っ いる。この構成では、カレントミラーを用 ることにより、反転増幅の経路と非反転増 経路の利得差を小さく保っている。
差動-単相変換回路には、差動入力信号に 含まれる同相成分を充分抑圧することが求め られる。しかしながら、上述の差動-単相変 回路は、RF周波数領域、即ちGHz帯においては 、1段では充分な同相成分の除去を行うこと できないという問題がある。このため多段 成の差動-単相変換回路を用いることが必要 された。または、同相成分の除去が不充分 差動-単相変換回路を用い、同相成分が漏れ 出てくることによる副作用を抑えるための追 加の機能ブロックを用いることが必要とされ た。
図3に示した回路では、初段部分の構成は 、図1の回路の負荷抵抗をP型MOSFETによる能動 荷に換え、電流源をN型MOSFETで換えたものと なっている。従って図1の回路の場合と同様 特にRF周波数帯において同相成分除去性能が 無視できないほど劣化する。
図4に示した回路では、同相除去機構は、 低周波であれば充分良く機能するが、RF周波 帯においては、負帰還に伴う遅延が信号周 に対して無視できない量となるため、機能 ない。また、最悪の場合、位相回転により 帰還が掛かり、発振に至る。
特許文献1に開示された図5の回路は、信 の負帰還を利用して同相除去比を向上させ という点で、図4に示した回路と同様である いえる。従って、この構成の同相除去機構 、低周波であれば充分良く機能する。しか ながらRF周波数帯においては、負帰還に伴 遅延が信号周期に対して無視できない量と るため、機能しない。
特許文献2において、図6に示された回路 は、信号の負帰還を利用して同相除去比を 上させるという点で、図4、図5に示した回路 と同様であるといえる。従って、この構成の 同相除去機構は、低周波であれば充分良く機 能する。しかしながらRF周波数帯においては 負帰還に伴う遅延が信号周期に対して無視 きない量となるため、機能しない。
特許文献3において、図7に示された構成 RF周波数帯でも充分高い同相成分除去機能を 発揮するためには、幾つかの条件がある。
1つ目の条件は、増幅率Aの増幅器と増幅 -Aの増幅器の利得の絶対値|A|が充分よく揃っ ていることである。例として、2つの増幅器 利得には誤差Bが存在する場合を考える。即 、それぞれの増幅率が、A-B、-(A+B)だったと る。このときの出力は、(A-B) v1- (A+B) v2= A (v1-v2)- B(v1+v2)となり、同相成分-B(v1+v2)が漏れ 出てくる。これについては、次のような言い 方もできる。
増幅率Aの増幅器から出力される同相信号 成分と、増幅率-Aの増幅器から出力される同 信号成分は逆位相ではあるが、利得の誤差 より振幅が釣り合わなくなり、結果として 相成分の打ち消しがうまく機能しなくなる
2つ目の条件は、増幅率Aの増幅器と、増 率-Aの増幅器の遅延が充分良く揃っているこ とである。RF周波数帯では、僅かな遅延時間 あっても、位相差に換算すると無視できな 大きさとなる。この位相差分だけ、増幅率A の増幅器から出力される同相信号成分と、増 幅率-Aの増幅器から出力される同相信号成分 位相差が180度からずれる。結果として、同 成分の打ち消しがうまく機能しなくなる。
特許文献3では、この増幅率Aと増幅率-Aの 増幅器の構成として、図8の構成を示してい 。増幅率Aの増幅器はエミッタフォロワから る1段増幅器となっており、増幅率-Aの増幅 は、エミッタ接地増幅器の出力をエミッタ ォロワを介して出力する2段増幅器となって いる。このため、増幅率Aの増幅器と、増幅 -Aの増幅器の間には本質的に遅延時間の差が 生じる。また、構成の違いから、素子ばらつ きが存在するなかで、常に増幅率の差を許容 範囲に収めることは困難であるという問題が ある。即ちこの構成では、RF周波数帯域でも 分高い同相成分除去機能を発揮するための 件が、満たされていない。
特許文献3では、この増幅率Aと増幅率-Aの 増幅器の別の構成として、図9の構成を示し いる。増幅率Aの増幅器として入力の片側を 流的に接地した差動対を用い、その非反転 力を増幅率Aの増幅器の出力としている。一 方、増幅率-Aの増幅器として入力の片側を交 的に接地した差動対を用い、その反転出力 増幅率-Aの増幅器の出力としている。この 成は、増幅率Aの増幅器と、増幅率-Aの増幅 に用いた、差動増幅段の出力のバランスが 分高ければ理論通り機能する。
しかしながら一般に、差動対の片側を交 的に接地した増幅器をRF周波数帯で用いる 、反転出力と非反転出力の振幅はアンバラ スになる。その理由は以下の通りである。 動対の入力の片側に信号viが入力されると仮 定する。もう片側の入力は交流的に接地され ているので0である。即ちこの差動対には、 動電圧(vi-0)= vi、同相電圧(vi+0)= viが入力さ ている。反転出力と非反転出力のバランス 得るには、同相電圧に対する抑圧比、即ち 相成分除去比が高いことが必要である。
しかしながら、図1についての説明のとこ ろで述べた通り、このような構成の差動対で は、RF周波数帯域では同相抑圧比を充分小さ 抑えることは困難である。従って図9の構成 では、増幅率Aの増幅器と、増幅率-Aの増幅器 の増幅率の絶対値を高い精度で揃えることは 困難である。仮に2つの増幅器の間で回路定 に差を付けることで、利得の絶対値を揃え としても、素子ばらつきの影響や、温度変 の影響を受けないようにすることは困難で る。
また、増幅する所望信号の帯域内で利得 絶対値を常に一定に保つことも困難である 更に、図9の構成では、増幅率Aの増幅器で 、入力信号が差動対の片側の入力トランジ タだけを通過するのに対し、増幅率-Aの増幅 器では、入力信号が差動対の片側の入力トラ ンジスタを通過した後、差動対のもう一方の トランジスタを通過してから出力されるため 、遅延時間の差が生じる。
以上の理由により、この構成では、RF周 数帯域でも充分高い同相成分除去機能を発 するための条件が、満たされていない。
特許文献4において、図10に示す回路では 信号経路に高周波特性の劣るP型MOSFETを用い ることになるため、やはりRF周波数帯域まで 分高い同相成分の抑圧比を得ることは困難 ある。また、この構成では、反転増幅の経 がカレントミラー1段で構成されるのに対し 、非反転増幅の経路がカレントミラー2段で 成されるため、本質的に遅延時間の差が生 る。この点からも、この構成ではRF周波数帯 域では同相信号成分の抑圧比を充分高めるこ とは困難である。
本発明の目的は、同相成分除去比を改善 た高周波回路を提供することである。
本発明の高周波回路は、第1の入力端子、 第1の入力端子に入力される信号を非反転増 して出力する第1のノード、および第1の入力 端子に入力される信号を反転増幅して出力す る第2のノードを含む第1の増幅回路と、第2の 入力端子、第2の入力端子に入力される信号 非反転増幅して出力する第3のノード、およ 第2の入力端子に入力される信号を反転増幅 して出力する第4のノードを含む第2の増幅回 と、第1のノードの出力信号および第4のノ ドの出力信号を加算して第1の出力端子から 力する第1の加算回路と、第2のノードの出 信号および第3のノードの出力信号を加算す 第2の加算回路と、を有し、第1および第2の 幅回路のそれぞれは、ゲート電極が第1また は第2の入力端子に接続された電界効果トラ ジスタと、受動素子からなる2端子回路であ て、2端子のうち一方の端子が電界効果トラ ンジスタのソース側および第1または第3のノ ドに接続され、他方の端子が第1の基準電位 に接続された第1の2端子回路と、受動素子か なる2端子回路であって、2端子のうち一方 端子が電界効果トランジスタのドレイン側 よび第2または第4のノードに接続され、他方 の端子が第2の基準電位に接続された第2の2端 子回路と、を有することを特徴とする。
また、本発明の高周波回路において、電 効果トランジスタの代わりにバイポーラト ンジスタを設けてもよい。
本発明では、第1の入力端子への入力電圧 をV1(t)とし、第2の入力端子への入力電圧をV2( t)とすると、V1(t)-V2(t)に比例する信号が第1の 算回路から出力される。入力される2つの信 号の差の成分を増幅した信号が第1の加算回 から出力として得られる。また、入力され 信号が差動成分と同相成分を含む信号であ 場合、第2の加算回路が回路の対称性を保ち 同相成分抑圧比がより高くなる。
本発明によれば、入力される信号が差動 力信号であると、回路トポロジー的に、同 成分に対して利得がゼロの構成をとってい ために、同相成分抑圧比がより高くなる。 た、関連する他の技術に比べて回路の対称 により同相成分をより抑圧し、回路の素子 らつきや温度変動の影響などを受けにくい
1、2 入力端子
3、4 単相-差動変換回路
9、10 加算回路
11、12 出力端子
101 MOSFET
151 第1の2端子回路
152 第2の2端子回路
(第1の実施形態)
本実施形態の高周波回路の構成を説明する
図11は本実施形態の高周波回路の一構成例
示すブロック図である。
図11に示すように、入力端子1が単相-差動 変換回路3の入力に接続され、単相-差動変換 路3の非反転出力ノード5が加算回路9に接続 れている。また、入力端子2が単相-差動変 回路4の入力に接続され、単相-差動変換回路 4の非反転出力ノード7が加算回路10に接続さ ている。単相-差動変換回路3の反転出力ノー ド6が加算回路10に接続されている。単相-差 変換回路4の反転出力ノード8が加算回路9に 続されている。
差動入力信号は、入力端子1を介して単相 -差動変換回路3に入力され、入力端子2を介し て単相-差動変換回路4に入力される。単相-差 動変換回路3の非反転出力ノード5の出力と、 相-差動変換回路4の反転出力ノード8の出力 、加算回路9で加算され、出力端子11から出 される。単相-差動変換回路3の反転出力ノ ド6の出力と、単相-差動変換回路4の非反出 ノード7の出力が、加算回路10で加算される 単相-差動変換回路3、4には、同一のものを いる。また、加算回路9、10には、同一のも を用いる。
図12は本実施形態における単相-差動変換 路の一構成例を示す回路図である。
図12に示すように、入力端子50がMOSFET101の ゲート電極に接続されている。MOSFET101のソー ス電極と接地との間に負荷抵抗102が接続され 、MOSFET101のドレイン電極と電源との間に負荷 抵抗103が接続されている。MOSFET101のソース電 極と負荷抵抗102との間から非反転出力ノード 51が引き出されている。MOSFET101のドレイン電 と負荷抵抗103との間から反転出力ノード52 引き出されている。負荷抵抗102と負荷抵抗10 3は抵抗値が同一である。
単相-差動変換回路3の場合には、図12に示 す入力端子50が入力端子1に接続され、非反転 出力ノード51が非反転出力ノード5に接続され 、反転出力ノード52が反転出力ノード6に接続 されている。
次に、本実施形態の高周波回路の動作を 明する。ここでは、説明のために、入力信 が第1の信号と第2の信号のペアで構成され ものとする。
このとき、差動信号成分はV1(t)-V2(t)、同 信号成分は{V1(t)+V2(t)}/2となる。すなわち、 1の信号は、差動信号成分の片側の成分に相 する{V1(t)-V2(t)}/2と同相信号成分である{V1(t)+ V2(t)}/2の和に等しい。同様に第2の信号は、差 動信号成分のもう片側の成分に相当する-{V1(t )-V2(t)}/2と同相信号成分である{V1(t)+V2(t)}/2の に等しい。当然のことながら、第1の信号に まれる差動信号成分は、第2の信号に含まれ る差動信号成分と、互いに逆位相の関係にあ る。
第1の信号が単相-差動変換回路3の入力端 1に入力され、第2の信号が単相-差動変換回 4の入力端子2に入力されると、単相-差動変 回路3の非反転出力と単相-差動変換回路4の 転出力が加算されて出力端子11から出力さ る。
このとき、単相-差動変換回路4の反転出 ノード8から出力される信号の差動信号成分 、位相が入力時から180度反転したものにな 。そのため、単相-差動変換回路3の非反転 力ノード5から出力される差動信号成分と単 -差動変換回路4の反転出力ノード8から出力 れる差動信号成分は同位相となり、差動信 成分を強めあう。一方、単相-差動変換回路 3の非反転出力ノード5から出力される同相信 成分と、単相-差動変換回路4の反転出力ノ ド8から出力される同相信号成分は逆位相と り、同相信号成分を打ち消しあう。したが て、図11の構成により、同相成分抑圧比の い、差動-単相変換特性が実現される。
図11に示した実施の形態において、同相 分抑圧比を高く取るには、単相-差動変換回 3の非反転側出力の利得と、単相-差動変換 路4の反転出力側の利得が、互いに絶対値が しく、位相が正確に180度反転していること 必要である。図11に示した実施の形態では 関連する他の技術にはない2つの特徴的な構 を有することにより、これらの条件が満た れている。
1つ目の特徴は、図11の単相-差動変換回路 3、4に、図12に示す回路を用いることである 図12に示す回路は、1つのMOSFETに流れる電流 抵抗値の等しい2つの負荷抵抗に流すことで 反転出力と非反転出力を得るものである。 の構成では、それぞれの負荷抵抗の両端に れる電位差は、それぞれの抵抗値に、MOSFET 流れる電流値を掛けた値に常に等しい。交 成分に着目すると、2つの負荷抵抗に現れる 電圧振幅は同一であり、遅延時間の差はない 。また、同じ抵抗値の負荷抵抗を2つ用いて 動信号を作り出しているので、素子ばらつ や、温度変動による抵抗値の変化が、差動 号のバランスを劣化させることがない。
なお、より厳密には、MOSFETのソース電極 に流れる電流と、ドレイン電極側に流れる 流は、ゲート電極への充放電電流の分だけ が生じる。しかしながら近年の微細MOSFETで 、遮断周波数fTが50~100GHz程度に達している め、数GHz程度までであればこの充放電電流 分は無視できる。
数値例として、fT=70GHzのデバイスを5GHz帯 用いる場合を考える。図12の回路のドレイ 電流とゲート電流の比率は、おおよそ70:5、 ち約1:0.07となる。したがってドレイン電流 1とすると、ソース電流は1.07となる。これ そのまま、反転出力の利得と非反転出力の 得の比になる。図11の全体ブロックで見ると 、入力の差動成分に対する利得と、入力の同 相成分に対する利得の比は、(1.07+ 1): (1.07- 1)= 2.07: 0.07となる。同相抑圧比は、20 log (2 .07/ 0.07)= 29.4 dBと、関連する他の技術に比 充分高い値が得られる。
2つ目の特徴は、単相-差動変換回路3の反 出力と、単相-差動変換回路4の非反転出力 、加算回路10に接続していることである。加 算回路10には、加算回路9と同じ構成のものを 用いている。このような構成にする理由は、 次の通りである。
RF周波数帯域において、加算回路9の入力 ンピーダンスを充分高くとることは困難で る。そのため、単相-差動変換回路3の非反 出力に加算回路9を接続し、反転出力に何も 続しないとすると、単相-差動変換回路3の 転出力と非反転出力のバランスが崩れる。 相-差動変換回路4についても、非反転出力に 何も接続しないとすると、同様の理由により バランスの崩れが発生してしまう。
また、この場合、単相-差動変換回路3と 相-差動変換回路4を比べると、単相-差動変 回路3では非反転出力に加算回路9が接続され 、単相-差動変換回路4では反転出力に加算回 9が接続されるという違いがある。そのため 、単相-差動変換回路3と単相-差動変換回路4 では異なるバランスの崩れ方をする。結果 して、単相-差動変換回路3の非反転側出力側 の利得と、単相-差動変換回路4の反転出力側 利得が、互いに絶対値が等しく、かつ、位 が正確に180度反転しているという条件が満 されなくなってしまう。
以上説明したようなバランスの崩れを防 するために、単相-差動変換回路3の反転出 と、単相-差動変換回路4の非反転出力を、加 算回路10に接続している。
上述の2つの特徴は、関連する他の技術に はない、新規のものである。これらの特徴に より、同相成分抑圧比を高く取るための条件 である、単相-差動変換回路3の非反転側出力 利得と、単相-差動変換回路4の反転出力側 利得が、互いに絶対値が等しく、位相が正 に180度反転しているという状態が実現され 。
なお、図12に示した回路において、MOSFET ソース電極に接続されている抵抗素子とド イン電極に接続されている抵抗素子の値は 一であることが望ましいが、現実には製造 らつきの問題などにより、完全に同一とす ことは困難である。その場合も、例えば、20 %程度の現実的なばらつき誤差の範囲であれ 、性能的には相応の低下は見られるものの 本発明の目的は得られる。
また、図12に示した回路では、非反転出 ノードにはMOSFETのソース電極が接続され、 転出力ノードにはドレイン電極が接続され という、非反転出力ノードと反転出力ノー との間の非対称な因子が残留している。こ 非対称な因子に起因する、非反転出力ノー から出力される信号と反転出力ノードから 力される信号との間の対称性の崩れを補償 るために、図12の回路の負荷抵抗102の抵抗値 と負荷抵抗103の抵抗値を、互いに異なる値に 設定することも可能である。その場合、この 設定は残留する非対称性を補償するためのも のであることから、2つの抵抗値の違いは比 的小さい。その違いは、典型的には20%以内 度の差に収まる。
本発明によれば、回路トポロジー的に、 相成分に対して利得がゼロの構成をとって るために、同相成分抑圧比がより高くなる また、回路の対称性により同相成分の抑圧 実現されているため、回路の素子ばらつき 温度変動の影響などを受けにくい。
また、本来はその出力を利用する必要の い、第1の単相入力-差動出力回路の反転出 端子と、第2の単相入力-差動出力回路の非反 転出力端子に、第2の加算手段を接続するこ により、RF周波数帯域においても回路のバラ ンスが保たれる。そのため、RF周波数帯域に いても高い同相成分抑圧比を有する。
さらに、第1、第2の単相入力-差動出力回 に同一のものを用い、かつ、これらに、ト ンジスタのソース電流とドレイン電流を、 ぼ等しいインピーダンスを持つ2つの受動負 荷に流して差動出力を得る構成を採用してい る。そのため、RF周波数領域においても単相 力-差動出力回路の差動出力バランスを高く 維持できる。その結果、RF周波数帯域におい も高い同相成分抑圧比を有する。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図13は本実施例の単相-差動変換回路を示 回路図である。本実施例の単相-差動変換回 路は、図12に示した回路のMOSFETをカスコード 続した2つのMOSFETに置き換えた構成である。
図13に示すように、MOSFET105のドレイン電 側にMOSFET106のソース電極が接続されている MOSFET105は、ゲート電極に入力端子50が接続さ れ、ソース電極は負荷抵抗102を介して接地さ れている。MOSFET106は、ゲート電極に所定の電 圧が印加され、MOSFET106のドレイン電極は負荷 抵抗103を介して電源に接続されている。
MOSFET105のソース電極と負荷抵抗102との間 ら非反転出力ノード51が引き出されている MOSFET106のドレイン電極と負荷抵抗103との間 ら反転出力ノード52が引き出されている。2 の負荷抵抗102、103は抵抗値が同一である。
本実施例では、ミラー効果が抑圧される とにより、高周波特性を改善することがで る。また、反転出力ノード52から見た実効 な容量を削減できる。以下に、容量削減の 由を説明する。
本実施例のポイントは、図12または図13に 示した単相-差動変換回路のバランスの確保 ある。すなわち、非反転出力と反転出力の 称性の確保である。非反転出力ノード51には MOSFETのソース容量が寄生し、反転出力ノード 52にはMOSFETのドレイン容量が寄生する。図12 示した構成では、ゲート-ドレイン間容量が ミラー効果により実効的に2倍に増える。
そのため、非反転出力ノード51と反転出 ノード52の間の寄生容量のバランスが崩れや すく、その結果として、非反転出力と反転出 力の対称性が崩れることがある。カスコード 接続をすることにより、この問題を回避する ことが可能となる。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図14は本実施例の単相-差動変換回路を示 回路図である。本実施例の単相-差動変換回 路は、図12に示した回路の負荷抵抗をインダ タに置き換えた構成である。
図14に示すように、入力端子50がMOSFET101の ゲート電極に接続されている。MOSFET101は、ソ ース電極がインダクタ111を介して接地され、 ドレイン電極がインダクタ112を介して電源に 接続されている。MOSFET101のソース電極とイン ダクタ111との間から非反転出力ノード51が引 出されている。MOSFET101のドレイン電極とイ ダクタ112との間から反転出力ノード52が引 出されている。2つのインダクタ111、112はイ ダクタンス値が同一である。
本実施例では、図12に示した回路の場合 比べて、出力信号の振幅をより大きくとる とが可能となる。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図15は本実施例の単相-差動変換回路を示 回路図である。本実施例の単相-差動変換回 路は、図14に示した回路のインダクタを、負 抵抗およびインダクタを直列接続した回路 置き換えた構成である。
図15に示すように、入力端子50がMOSFET101の ゲート電極に接続されている。MOSFET101のドレ イン電極と電源との間に、負荷抵抗103とイン ダクタ112が直列に接続されている。MOSFET101の ソース電極と接地との間に、負荷抵抗102とイ ンダクタ111が直列に接続されている。MOSFET101 のソース電極と負荷抵抗102との間から非反転 出力ノード51が引き出されている。MOSFET101の レイン電極と負荷抵抗103との間から反転出 ノード52が引き出されている。2つのインダ タ111、112はインダクタンス値が同一である 2つの負荷抵抗102、103は抵抗値が同一である 。
本実施例は、実施例2に比べて、出力信号 の帯域をより広くとることができ、また、MOS FETの直流バイアスを安定させやすく、さらに 、MOSFETのソース電極とドレイン電極にかかる 電圧振幅を小さくし、耐圧の観点から余裕を 持たせることができる。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図16は本実施例の単相-差動変換回路を示 回路図である。本実施例の単相-差動変換回 路は、図14に示した回路のMOSFETのソース電極 非反転出力ノード51との間に負荷抵抗を設 た構成である。
図16に示すように、入力端子50がMOSFET101の ゲート電極に接続されている。MOSFET101のドレ イン電極と電源との間にインダクタ112が接続 されている。MOSFET101のソース電極と接地との 間に、負荷抵抗120とインダクタ111が直列に接 続されている。負荷抵抗120とインダクタ111と の間から非反転出力ノード51が引き出されて る。MOSFET101のドレイン電極とインダクタ112 の間から反転出力ノード52が引き出されて る。
本実施例では、負荷抵抗120がMOSFET101の直 バイアスを安定させる。また、定数によっ は、MOSFET101のソース電極とドレイン電極の にかかる電圧振幅を小さくし、耐圧の観点 ら余裕を持たせることが可能である。
なお、負荷抵抗120をMOSFETのソース電極側 はなく、ドレイン電極と反転出力ノード52 の間に設けてもよい。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図17は本実施例の単相-差動変換回路を示 回路図である。本実施例の単相-差動変換回 路は、図16に示した回路のMOSFETのドレイン電 と反転出力ノード52との間に負荷抵抗を設 た構成である。
図17に示すように、入力端子50がMOSFET101の ゲート電極に接続されている。MOSFET101のドレ イン電極と電源との間に、負荷抵抗121とイン ダクタ112が直列に接続されている。MOSFET101の ソース電極と接地との間に、負荷抵抗120とイ ンダクタ111が直列に接続されている。負荷抵 抗120とインダクタ111との間から非反転出力ノ ード51が引き出されている。負荷抵抗121とイ ダクタ112との間から反転出力ノード52が引 出されている。
本実施例では、2つの負荷抵抗120、121のそ れぞれの抵抗値を適切に選ぶことにより、MOS FET101の直流バイアスの安定化と、MOSFET101のソ ース電極とドレイン電極の間にかかる電圧振 幅を小さくし、耐圧の観点から余裕を持たせ ること可能である。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図18は本実施例の単相-差動変換回路を示 回路図である。本実施例の単相-差動変換回 路は、図16に示した回路の負荷抵抗に並列に 量素子を接続した構成である。ここでは、 施例4と同様な構成の説明を省略する。図18 示すように、本実施例では、負荷抵抗120に 列に容量素子122が接続されている。
本実施例では、実施例4の回路の特徴を有 するとともに、高周波では抵抗素子の影響を 小さくし、出力振幅および出力利得を大きく とることができる。
なお、負荷抵抗と容量素子を並列に接続 たものをMOSFETのソース電極側ではなく、ド イン電極と反転出力ノード52との間に設け もよい。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図19は本実施例の単相-差動変換回路を示 回路図である。本実施例の単相-差動変換回 路は、図17に示した回路の負荷抵抗に並列に 量素子を接続した構成である。ここでは、 施例5と同様な構成の説明を省略する。図19 示すように、本実施例では、負荷抵抗120に 列に容量素子122が接続され、負荷抵抗121に 列に容量素子123が接続されている。
本実施例では、実施例5の回路の特徴を有 するとともに、高周波では抵抗素子の影響を 小さくし、出力振幅および出力利得を大きく とることができる。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図20は本実施例の単相-差動変換回路を示 回路図である。本実施例の単相-差動変換回 路は、図14に示した回路において、インダク 111を、負荷抵抗および容量素子を並列接続 たものにインダクタを直列接続した回路に き換えた構成である。
図20に示すように、入力端子50がMOSFET101の ゲート電極に接続されている。MOSFET101のドレ イン電極と電源との間にインダクタ126が接続 されている。MOSFET101のソース電極と接地との 間に、インダクタ125と負荷抵抗127が直列に接 続されている。そして、負荷抵抗127に並列に 容量素子128が接続されている。MOSFET101のソー ス電極とインダクタ125との間から非反転出力 ノード51が引き出されている。MOSFET101のドレ ン電極とインダクタ126との間から反転出力 ード52が引き出されている。
本実施例では、負荷抵抗127がMOSFETの直流 イアスを安定させる。また、定数によって 、MOSFET101のソース電極とドレイン電極にか る電圧振幅を小さくし、耐圧の観点から余 を持たせること可能である。一方、高周波 は、抵抗と並列に接続されている容量によ 、この抵抗が特性に与える影響が最小化さ る。
なお、負荷抵抗および容量素子を並列接 したものを接地側ではなく、インダクタ126 電源との間に設けてもよい。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図21は本実施例の単相-差動変換回路を示 回路図である。本実施例の単相-差動変換回 路は、図20に示した回路において、インダク 126を、負荷抵抗および容量素子を並列接続 たものにインダクタを直列接続した回路に き換えた構成である。ここでは、実施例8と 同様な構成の説明を省略する。図20に示すよ に、MOSFET101のドレイン電極と接地との間に インダクタ126と負荷抵抗130が直列に接続さ ている。そして、負荷抵抗130に並列に容量 子131が接続されている。
本実施例では、MOSFET101のソース側とドレ ン側の対称性が高いため、実施例8の回路よ りも反転出力と非反転出力の間のバランスが 向上する。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図22は本実施例の単相-差動変換回路の構 例を示すブロック図である。本実施例は、 22に示すように、MOSFET101のゲート側とドレ ン側のそれぞれに、受動素子からなる2端子 路を負荷として接続したものである。2端子 回路は、負荷抵抗、インダクタ、もしくは容 量素子、またはこれらの素子を組み合わせた 回路である。
図22に示すように、入力端子50がMOSFET101の ゲート電極に接続されている。MOSFET101のソー ス電極と接地との間に第1の2端子回路151が接 され、MOSFET101のドレイン電極と電源との間 第2の2端子回路152が接続されている。MOSFET10 1のソース電極と第1の2端子回路151との間から 非反転出力ノード51が引き出されている。MOSF ET101のドレイン電極と第2の2端子回路152との から反転出力ノード52が引き出されている。
2つの2端子回路151、152はインピーダンス が同一である。図12に示した回路、実施例2 実施例3、実施例8および実施例9が本実施例 属する。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図23は本実施例の単相-差動変換回路の構 例を示すブロック図である。本実施例は、 22に示した回路において、MOSFETのソース電 と非反転出力ノードとの間に、受動素子か なる第3の2端子回路が挿入された構成である 。ここでは、実施例10と同様な構成の説明を 略する。図23に示すように、MOSFET101のソー 電極と非反転出力ノード51との間に第3の2端 回路153が設けられている。実施例4および実 施例6が本実施例に属する。
本実施例の高周波回路について説明する 本実施例は、図11に示した高周波回路の全 構成のうち、単相-差動変換回路3、4の別の 成例を示すものである。
図24は本実施例の単相-差動変換回路の構 例を示すブロック図である。本実施例は、 23に示した回路において、MOSFETのドレイン 極と反転出力ノードとの間に、受動素子か なる第4の2端子回路が挿入された構成である 。ここでは、実施例11と同様な構成の説明を 略する。図23に示すように、MOSFET101のドレ ン電極と反転出力ノード52との間に第4の2端 回路154が設けられている。実施例5および実 施例7が本実施例に属する。
なお、図12に示す回路、および実施例1か 実施例12において、MOSFETをバイポーラトラ ジスタに置き換えた構成としてもよい。こ 場合、MOSFETのゲート電極、ソース電極およ ドレイン電極のそれぞれは、バイポーラト ンジスタのベース電極、エミッタ電極およ コレクタ電極のそれぞれに置き換わる。
また、図12に示す回路、および実施例2か 実施例12において、実施例1と同様に、MOSFET 、カスコード接続した2つのMOSFETに置き換え てもよい。この場合においても、カスコード 接続するトランジスタをバイポーラトランジ スタにしてもよい。
(第2の実施形態)
本実施形態の高周波回路は、負荷抵抗の抵
値の設定方法が第1の実施形態の場合と異な
るものである。それ以外については、図11お
び図12を用いて説明した構成と同様である
そのため、本実施形態においては、第1の実
形態と同様な構成についてはその詳細な説
を省略し、異なる点について詳細に説明す
。
本実施形態では、図12に示した負荷抵抗10 3の抵抗値を1としたときに、負荷抵抗102の抵 値を(1+f/fT)とする。ここで、fは回路に入力 れる信号の周波数、fTはMOSFETの遮断周波数 ある。2つの負荷抵抗の抵抗値に対して、こ ように設定することで、図12に示した回路 おいて、MOSFETのゲート充放電電流に起因す 、反転出力と非反転出力の間のバランスを 善することができる。
扱う周波数が高周波になり、MOSFETの遮断 波数fTに近づいてくると、MOSFETのソース電 に流れる電流とドレイン電極に流れる電流 比は1:1ではなく、(1+ f/fT): 1に近づく。これ は、MOSFETのゲート電極-ソース電極間の充放 電流が、ソース電流に加算されることに起 する。この場合、非反転出力ノードと反転 力ノードに現れる信号振幅を同じに保つた には、図22に示す場合で第1の2端子回路と第2 の2端子回路のインピーダンスの比を、1: (1+ f/fT)に設定することが必要である。しかしな がら、完全にこの比に一致させることは、製 造誤差の観点から不可能であり、ある程度の 範囲を持たせて、1: 0.9×(1+ f/fT)~1: 1.1×(1+ f/ fT)とする。
回路の不完全性を補うために、素子定数 対称性の一部を崩すことは、関連する他の 術による単相-差動変換回路においても行わ れることがある。しかしながら、第1の実施 態で説明した通り、本発明ではこのような 称性を崩すことを行わなくても、本質的に い同相除去比が得られている。即ち残留す 同相成分は僅かであり、これを除去するた には、対称性を僅かに崩すだけでよい。
従って、対称性を崩すことによる副作用( 具体的には、温度変動依存性の増加や、ばら つきに対する感度の増加など)は小さく抑え れる。この点で、本質的に同相除去比を高 取れない技術において、その残留する同相 分の改善のために素子定数の対称性を崩す 合とは、状況が大きく異なる。
本実施形態では、対称性の崩し方として 記範囲内で適切な値をとることにより、対 性を崩すことによるメリットを享受しつつ 副作用を最小限にとどめることができる。
なお、本実施形態と同様の対称性の崩し を、第1の実施形態の実施例1から実施例12の それぞれについて適用することも可能である 。また、本実施形態においても、電界効果ト ランジスタの代わりにバイポーラトランジス タを用いてもよい。
(第3の実施形態)
本実施形態は、第1の実施形態または第2の
施形態における加算回路の実施例を示すも
である。
本実施例の高周波回路の構成を説明する
図25は本実施例の高周波回路の構成例を すブロック図である。なお、図11と同様な構 成については同一の符号を付し、その詳細な 説明を省略する。図11に示した回路との違い 、図25に示すように、加算回路10に出力端子 13を設け、加算回路10からも信号を出力する うにしたことである。
単相-差動変換回路3の反転出力と単相-差 変換回路4の非反転出力が加算されて出力端 子12から出力される。
このとき、単相-差動変換回路3の反転出 ノード6から出力される信号の差動信号成分 位相が入力時から180度反転する。そのため 単相-差動変換回路3の反転出力ノード6から 力される差動信号成分と単相-差動変換回路 4の非反転出力ノード7から出力される差動信 成分は同位相となり、差動信号成分を強め う。一方、単相-差動変換回路3の反転出力 ード6から出力される同相信号成分と、単相- 差動変換回路4の非反転出力ノード7から出力 れる同相信号成分は逆位相となり、同相信 成分を打ち消しあう。
本実施例の高周波回路は、同相成分抑圧 の高い、差動入力-差動出力回路として機能 する。
本実施例の高周波回路について説明する 本実施例は、図25に示した高周波回路の全 構成のうち、加算回路9、10の一構成例を示 ものである。
図26は本実施例の高周波回路の構成例を すブロック図である。本実施例の加算回路 、容量を介して2つの入力を加算し、加算し 信号を単相入力-単相出力のバッファアンプ を介して出力する構成である。
図26に示すように、単相-差動変換回路3の 非反転出力ノード5が容量素子161を介してバ ファアンプ165の入力端子171に接続されてい 。単相-差動変換回路4の反転出力ノード8が 量素子162を介してバッファアンプ165の入力 子171に接続されている。また、単相-差動変 回路3の反転出力ノード6が容量素子163を介 てバッファアンプ166の入力端子172に接続さ ている。単相-差動変換回路4の非反転出力ノ ード7が容量素子164を介してバッファアンプ16 6の入力端子172に接続されている。
本実施例の高周波回路は、出力端子11だ を利用すれば、同相成分抑圧比の高い、差 入力-単相出力回路として機能する。また、 力端子11と出力端子12の両方を利用すれば、 同相成分抑圧比の高い、差動入力-差動出力 路として機能する。
本実施例の高周波回路について説明する 本実施例は、図25に示した高周波回路の全 構成のうち、加算回路の別の構成例を示す のである。
図27は本実施例の高周波回路の構成例を すブロック図である。本実施例の加算回路 、加算回路9、10の代わりに加算回路14を用い た構成である。容量を介して入力される4つ 信号を2つずつ加算して2つにまとめた後、差 動入力-差動出力のバッファアンプを介して 力する構成である。
図27に示すように、加算回路14には、差動 入力-差動出力のバッファアンプ167が設けら ている。単相-差動変換回路3の非反転出力ノ ード5が容量素子161を介してバッファアンプ16 7の入力端子173に接続されている。単相-差動 換回路4の反転出力ノード8が容量素子162を してバッファアンプ167の入力端子173に接続 れている。また、単相-差動変換回路3の反転 出力ノード6が容量素子163を介してバッファ ンプ167の入力端子174に接続されている。単 -差動変換回路4の非反転出力ノード7が容量 子164を介してバッファアンプ167の入力端子17 4に接続されている。
本実施例の高周波回路は、実施例14に比 ると、最後の差動アンプの同相除去比の分 け、全体での同相除去比が向上する。
なお、本実施例の高周波回路においても バッファアンプ167の2出力のうち出力端子11 けを利用すれば、同相成分抑圧比の高い、 動入力-単相出力回路として機能する。また 、出力端子11と出力端子12の両方を利用すれ 、同相成分抑圧比の高い、差動入力-差動出 回路として機能する。
本実施例の高周波回路について説明する 本実施例は、図25に示した高周波回路の全 構成のうち、加算回路9、10の別の構成例を すものである。
図28は本実施例の高周波回路の構成例を すブロック図である。本実施例の加算回路 、実施例14の加算回路9、10の容量素子161~164 負荷抵抗165~168に置き換えた構成である。加 回路9、10のそれぞれは、負荷抵抗を介して2 つの入力を加算し、加算した信号を単相入力 -単相出力のバッファアンプを介して出力す 。
本実施例の高周波回路においても、バッ ァアンプ165、166の2出力のうち出力端子11だ を利用すれば、同相成分抑圧比の高い、差 入力-単相出力回路として機能する。また、 出力端子11と出力端子12の両方を利用すれば 同相成分抑圧比の高い、差動入力-差動出力 路として機能する。
本実施例の高周波回路について説明する 本実施例は、図25に示した高周波回路の全 構成のうち、加算回路の別の構成例を示す のである。
図29は本実施例の高周波回路の構成例を すブロック図である。本実施例の加算回路 、実施例15の加算回路14の容量素子161~164を4 の負荷抵抗165~168に置き換えた構成である。 算回路15は、負荷抵抗を介して入力される4 の信号を2つずつ加算して2つにまとめた後 差動入力-差動出力のバッファアンプ167を介 て出力する。
本実施例は、実施例16に比べると、最後 差動アンプの同相除去比の分だけ、全体で 同相除去比が向上する。
なお、本実施例の高周波回路においても バッファアンプ167の2出力のうち出力端子11 けを利用すれば、同相成分抑圧比の高い、 動入力-単相出力回路として機能する。また 、出力端子11と出力端子12の両方を利用すれ 、同相成分抑圧比の高い、差動入力-差動出 回路として機能する。
本実施例の高周波回路について説明する 図30は本実施例の高周波回路の構成例を示 ブロック図である。本実施例は、実施例14の 高周波回路の全体構成のうち、加算回路10を 路16に置き換えた構成である。
図30に示すように、回路16には、受動素子 からなる2端子回路181が設けられている。単 -差動変換回路3の反転出力ノード6が容量素 163を介して2端子回路181の端子175に接続され いる。単相-差動変換回路4の非反転出力ノ ド7が容量素子164を介して2端子回路181の端子 175に接続されている。2端子回路181のもう一 の端子176は接地されている。この2端子回路1 81のインピーダンスは、加算回路9の単相入力 -単相出力のバッファアンプ165の入力インピ ダンスに近い値になるように設定されてい 。
回路16では、容量素子163、164を介して入 される2つの信号が加算される。加算された 号は、片方の端子が接地された2端子回路181 に入力される。
本実施例では、回路16に単相入力-単相出 のバッファアンプ165と同等の入力インピー ンスの2端子回路181を設けることで、回路の 小型化、低消費電力化が図れる。
本実施例の高周波回路について説明する 図31は本実施例の高周波回路の構成例を示 ブロック図である。本実施例は、実施例16の 高周波回路の全体構成のうち、加算回路10を 路17に置き換えた構成である。
図31に示すように、回路17には、受動素子 からなる2端子回路182が設けられている。単 -差動変換回路3の反転出力ノード6が負荷抵 167を介して2端子回路182の端子177に接続され いる。単相-差動変換回路4の非反転出力ノ ド7が負荷抵抗168を介して2端子回路182の端子 177に接続されている。2端子回路181のもう一 の端子178は接地されている。この2端子回路1 82のインピーダンスは、加算回路9の単相入力 -単相出力のバッファアンプ165の入力インピ ダンスに近い値になるように設定されてい 。
回路17では、負荷抵抗167、168を介して入 される2つの信号が加算される。加算された 号は、片方の端子が接地された2端子回路182 に入力される。
本実施例では、回路17に単相入力-単相出 のバッファアンプ165と同等の入力インピー ンスの2端子回路182を設けることで、回路の 小型化、低消費電力化が図れる。
本実施例の高周波回路について説明する 図32は本実施例の高周波回路の構成例を示 ブロック図である。本実施例は、実施例18の 高周波回路の全体構成のうち、加算回路9に まれる単相入力-単相出力のバッファアンプ1 65を省略し、かつ、回路16における2端子回路1 81を省略した構成である。
図32に示すように、回路18では、単相-差 変換回路3の反転出力ノード6と単相-差動変 回路4の非反転出力ノード7が容量素子163、164 を介して接続されている。本実施例の構成で は、出力端子11に接続される回路のインピー ンス分だけ対称性が崩れる。しかし、この 称性の崩れによる同相成分除去比の劣化が 容範囲内であれば、実施例18に比べて回路 シンプルになるという利点がある。
本実施例の高周波回路について説明する 図33は本実施例の高周波回路の構成例を示 ブロック図である。本実施例は、実施例19の 高周波回路の全体構成のうち、加算回路9に まれる単相入力-単相出力のバッファアンプ1 65を省略し、かつ、回路17における2端子回路1 82を省略した構成である。
図33に示すように、回路19では、単相-差 変換回路3の反転出力ノード6と単相-差動変 回路4の非反転出力ノード7が負荷抵抗167、168 を介して接続されている。本実施例の構成で は、出力端子11に接続される回路のインピー ンス分だけ対称性が崩れる。しかし、この 称性の崩れによる同相成分除去比の劣化が 容範囲内であれば、実施例19に比べて回路 シンプルになるという利点がある。
実施形態および実施例を参照して本願発 を説明したが、本願発明は上記実施形態お び上記実施例に限定されるものではない。 願発明の構成や詳細には、本願発明のスコ プ内で当業者が理解し得る様々な変更をす ことができる。
この出願は、2007年2月26日に出願された日 本出願の特願2007-045623の内容が全て取り込ま ており、この日本出願を基礎として優先権 主張するものである。